Verilog中 &&和&的区别
发布网友
发布时间：2024-10-24 09:44
共1个回答
热心网友
时间：2024-11-14 16:52
前者是逻辑与
后面是与门运算(按位与)
5'b10000 && 5'b10001 结果为1
5'b10000 & b'b10001 结果为5'b10000
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时间：2024-11-14 16:52
前者是逻辑与
后面是与门运算(按位与)
5'b10000 && 5'b10001 结果为1
5'b10000 & b'b10001 结果为5'b10000
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时间：2024-11-14 16:52
前者是逻辑与
后面是与门运算(按位与)
5'b10000 && 5'b10001 结果为1
5'b10000 & b'b10001 结果为5'b10000
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时间：2024-11-14 16:52
前者是逻辑与
后面是与门运算(按位与)
5'b10000 && 5'b10001 结果为1
5'b10000 & b'b10001 结果为5'b10000
